Bộ xử lý RISC V là gì: Kiến trúc, hoạt động và các ứng dụng của nó

RISC V là một kiến ​​trúc tập hợp hướng dẫn được phát triển bởi Đại học California, Berkeley. Khái niệm RISC được thúc đẩy bởi sự thật rằng hầu hết các lệnh của bộ xử lý không được hầu hết các chương trình máy tính sử dụng. Vì vậy, logic giải mã không cần thiết đã được sử dụng trong các thiết kế của bộ xử lý , tốn nhiều điện năng cũng như diện tích. Để rút ngắn tập lệnh và đầu tư nhiều hơn vào các tài nguyên đăng ký, Bộ xử lý RISC V đã được thực hiện.

Công nghệ này được nhiều ông lớn công nghệ và các công ty khởi nghiệp chú ý vì nó hoàn toàn là mã nguồn mở và miễn phí. Hầu hết các loại bộ xử lý đều có sẵn với thỏa thuận cấp phép, tuy nhiên với loại bộ xử lý này; bất kỳ ai cũng có thể thiết kế bộ vi xử lý mới của họ. Vì vậy, bài viết này thảo luận tổng quan về bộ xử lý RISC V - hoạt động và các ứng dụng của nó.

Bộ xử lý RISC V là gì?

Trong bộ xử lý RISC V, thuật ngữ RISC là viết tắt của “máy tính tập lệnh giảm” thực thi một vài lệnh máy tính trong khi ‘V’ là viết tắt của thế hệ thứ 5. Nó là một ISA phần cứng mã nguồn mở (kiến trúc tập lệnh) dựa trên nguyên tắc đã thiết lập của RỦI RO .

So với các thiết kế ISA khác, ISA này có sẵn với giấy phép nguồn mở. Vì vậy, một số công ty sản xuất đã công bố và cung cấp phần cứng RISC-V, với hệ điều hành mã nguồn mở.

Đây là một kiến ​​trúc mới và có sẵn trong giấy phép mở, không hạn chế và miễn phí. Bộ xử lý này có sự hỗ trợ rộng rãi từ các ngành công nghiệp sản xuất chip & thiết bị. Vì vậy, nó chủ yếu được thiết kế để có thể mở rộng và tùy chỉnh một cách tự do để sử dụng trong nhiều ứng dụng.

Lịch sử RISC V

RISC được phát minh bởi Giáo sư David Patterson vào khoảng năm 1980 tại Đại học California, Berkeley. Giáo sư David cùng với Giáo sư John Hennessy đã gửi nỗ lực của họ trong hai cuốn sách “Tổ chức và thiết kế máy tính” & “Kiến trúc máy tính tại Đại học Stanford. Vì vậy, họ đã nhận được ACM A.M. Giải Turing năm 2017.

Từ năm 1980 đến năm 2010, nghiên cứu phát triển thế hệ thứ năm của RISC đã được bắt đầu và cuối cùng được xác định là RISC-V được phát âm là rủi ro năm.

RISC V Kiến trúc & Làm việc

Kiến trúc RV12 RISC V được hiển thị bên dưới. RV12 có khả năng cấu hình cao với CPU RISC tương thích RV32I và RV64I lõi đơn được sử dụng trong các trường nhúng. RV12 cũng thuộc dòng CPU 32 hoặc 64 bit tùy thuộc vào tập lệnh RISC-V tiêu chuẩn công nghiệp.

RV12 chỉ đơn giản thực thi một kiến ​​trúc Harvard để truy cập đồng thời vào lệnh cũng như bộ nhớ dữ liệu. Nó cũng bao gồm một đường ống 6 giai đoạn giúp tối ưu hóa chồng chéo giữa quá trình thực thi cũng như truy cập bộ nhớ để cải thiện hiệu quả. Kiến trúc này chủ yếu bao gồm Dự đoán nhánh, Bộ nhớ đệm dữ liệu, Đơn vị gỡ lỗi, Bộ nhớ cache hướng dẫn và Đơn vị bộ nhân hoặc bộ chia tùy chọn.

Các tính năng chính của RV12 RISC V bao gồm những điều sau đây.

• Nó là một bộ hướng dẫn tiêu chuẩn của ngành.
• Được tham số hóa với dữ liệu 32 hoặc 64bit.
• Nó có ngắt chính xác và nhanh chóng.
• Các hướng dẫn tùy chỉnh cho phép bổ sung các trình tăng tốc phần cứng độc quyền.
• Thực hiện chu trình đơn.
• Đường ống sáu giai đoạn với việc tối ưu hóa gấp lại.
• Hỗ trợ với bảo vệ bộ nhớ.
• Bộ nhớ đệm tùy chọn hoặc được tham số hóa.
• Cực kỳ thông số hóa.
• Người dùng có thể chọn dữ liệu 32/64-bit & Đơn vị dự đoán nhánh.
• Người dùng có thể chọn hướng dẫn / bộ nhớ đệm dữ liệu.
• Người dùng có thể lựa chọn cấu trúc, kích thước và kiến ​​trúc của bộ nhớ cache.
• Bộ chia phần cứng hoặc Hỗ trợ hệ số nhân theo độ trễ do người dùng xác định.
• Kiến trúc bus linh hoạt hỗ trợ Wishbone & AHB.
• Thiết kế này tối ưu hóa sức mạnh và kích thước.
• Thiết kế hoàn toàn được tham số hóa để cung cấp hiệu suất hoặc sự cân bằng quyền lực.
• Gated CLK thiết kế để giảm công suất.
• Hỗ trợ phần mềm theo tiêu chuẩn Công nghiệp.
• Mô phỏng kiến ​​trúc.
• Eclipse IDE được sử dụng cho Linux / Windows.

Đường ống thực thi RISC V

Nó bao gồm năm giai đoạn như IF (tìm nạp lệnh), ID (giải mã lệnh), EX (thực thi), MEM (truy cập bộ nhớ) & WB (ghi lại thanh ghi).

Tìm nạp hướng dẫn

Trong giai đoạn Tìm nạp lệnh hoặc IF, một lệnh đơn được đọc từ bộ đếm chương trình (PC) và bộ nhớ lệnh được cập nhật lên lệnh tiếp theo.

Giải mã trước hướng dẫn

Khi Hỗ trợ RVC được cho phép, thì giai đoạn Giải mã trước lệnh sẽ giải mã một lệnh nén 16 bit thành một lệnh 32 bit gốc.

Giải mã hướng dẫn

Trong giai đoạn Giải mã lệnh (ID), Tệp đăng ký được cho phép và các điều khiển bỏ qua được quyết định.

Hành hình

Trong giai đoạn Thực thi, kết quả được tính cho một lệnh ALU, DIV, MUL, bộ nhớ được phép cho một lệnh Lưu trữ hoặc Tải và các nhánh & bước nhảy được đo dựa trên kết quả mong đợi của chúng.

Kỉ niệm

Trong giai đoạn Bộ nhớ này, bộ nhớ được truy cập thông qua đường ống. Việc đưa vào giai đoạn này đảm bảo hiệu suất cao của đường ống.

Viết lại

Trong giai đoạn này, kết quả giai đoạn Thực thi được ghi vào Tệp Đăng ký.

Dự đoán chi nhánh

Bộ xử lý này bao gồm một đơn vị dự báo nhánh hoặc BPU được sử dụng để lưu trữ dữ liệu trong quá khứ để hướng dẫn bộ xử lý RISC V quyết định xem một nhánh cụ thể có được sử dụng hay không-. Dữ liệu dự báo này chỉ được cập nhật sau khi nhánh thực thi.

Đơn vị này bao gồm các tham số khác nhau xác định hành vi của nó. Ví dụ: HAS_BPU được sử dụng để xác định xem một nhánh dự đoán một đơn vị hiện có hay không, BPU_GLOBAL_BITS sẽ xác định có bao nhiêu bit trong quá khứ sẽ được sử dụng và BPU_LOCAL_BITS sẽ xác định có bao nhiêu LSB của bộ đếm chương trình nên được sử dụng. Sự kết hợp của BPU_LOCAL_BITS & BPU_GLOBAL_BITS sẽ tạo ra một vectơ chủ yếu được sử dụng để giải quyết Bảng-Dự đoán-Nhánh.

Bộ nhớ đệm dữ liệu

Điều này chủ yếu được sử dụng để tăng tốc độ truy cập của bộ nhớ dữ liệu bằng cách đệm các vị trí mới được truy cập của bộ nhớ. Điều này có khả năng xử lý các truy cập nửa từ, byte & từ khi XLEN = 32 nếu chúng nằm trên ranh giới riêng của chúng. Nó cũng có khả năng xử lý các truy cập nửa từ, byte, từ & từ kép khi XLEN = 64 nếu chúng nằm trên ranh giới riêng của chúng.

Trong suốt một lần bỏ lỡ bộ nhớ cache, toàn bộ khối có thể được ghi lại vào bộ nhớ, Vì vậy, nếu cần, một khối mới có thể được tải vào bộ nhớ cache. Bộ đệm dữ liệu bị vô hiệu hóa bằng cách đặt DCACHE_SIZE thành 0. Sau đó, các vị trí bộ nhớ được truy cập trực tiếp thông qua Giao diện dữ liệu .

Bộ nhớ đệm hướng dẫn

Điều này chủ yếu được sử dụng để tăng tốc độ tìm nạp lệnh bằng cách đệm các lệnh mới được nạp. Bộ nhớ đệm này được sử dụng để tìm nạp một gói cho mỗi chu kỳ trên bất kỳ ranh giới 16 bit nào nhưng không qua ranh giới khối. Trong suốt một lần bỏ lỡ bộ nhớ cache, toàn bộ khối có thể được tải từ bộ nhớ lệnh. Cấu hình của bộ nhớ đệm này có thể được thực hiện dựa trên nhu cầu của người dùng. Kích thước của bộ nhớ cache, thuật toán thay thế và độ dài khối có thể định cấu hình.

Chu trình hướng dẫn sẽ bị vô hiệu hóa bằng cách Đặt ICACHE_SIZE thành 0. Sau đó, các bưu kiện được tải trực tiếp từ bộ nhớ thông qua Giao diện hướng dẫn.

Đơn vị gỡ lỗi

Bộ gỡ lỗi sẽ cho phép môi trường gỡ lỗi dừng lại và kiểm tra CPU. Các tính năng chính của tính năng này là theo dõi chi nhánh, theo dõi bước đơn lên đến 8- Điểm ngắt phần cứng.

Đăng ký Tệp

Điều này được thiết kế với 32 vị trí thanh ghi từ X0 đến X31 trong đó thanh ghi X9 luôn bằng 0. Tệp Đăng ký bao gồm 1 cổng ghi và 2 cổng đọc.

Giao diện có thể cấu hình

Đây là một giao diện bên ngoài, nơi bộ xử lý này hỗ trợ các giao diện bus bên ngoài khác nhau.

RISC V hoạt động như thế nào?

RISC-V là một kiến ​​trúc tập lệnh bắt nguồn từ các nguyên tắc RISC (máy tính tập lệnh rút gọn). Bộ xử lý này rất độc đáo và cũng mang tính cách mạng vì nó là ISA miễn phí, thông dụng và mã nguồn mở, nơi có thể phát triển phần cứng, phần mềm có thể được chuyển và bộ xử lý có thể được thiết kế để hỗ trợ nó.

Sự khác biệt B / W RISC V Vs MIPS

Sự khác biệt giữa RISC V và MIPS bao gồm những điều sau đây.

Sự khác biệt B / W RISC V Vs ARM

Sự khác biệt giữa RISC V Vs ARM bao gồm những điều sau đây.

Mã xác minh RISC V

Mã xác minh bộ nhớ lệnh cho RISC được hiển thị bên dưới.

// Mã xác minh cho Bộ xử lý RISC
// Mã xác minh cho Bộ nhớ lệnh

mô-đun Instruction_Memory (
đầu vào [15: 0] pc,
đầu ra [15: 0] lệnh
);

reg [`col - 1: 0] memory [` row_i - 1: 0];
wire [3: 0] rom_addr = pc [4: 1];
ban đầu
bắt đầu
$ readmemb (“./ test / test.prog”, memory, 0,14);
chấm dứt
gán lệnh = memory [rom_addr];

endmodule

Mã xác minh cho bộ xử lý RISC V 16-bit:

mô-đun Risc_16_bit (
đầu vào clk
);

nhảy dây, bne, beq, mem_read, mem_write, alu_src, reg_dst, mem_to_reg, reg_write;
dây [1: 0] alu_op;
dây [3: 0] opcode;

// Đường dẫn dữ liệu

Datapath_Unit DU
(
.clk (clk),
.jump (nhảy),
.frog (ếch),
.mem_read (mem_read),
.mem_write (mem_write),
.alu_src (alu_src),
.reg_dst (reg_dst),
.mem_to_reg (mem_to_reg),
.reg_write (reg_write),
.bne (bne),
.alu_op (alu_op),
.opcode (mã opcode)
);

// Bộ điều khiển
Control_Unit control
(
.opcode (mã opcode),
.reg_dst (reg_dst),
.mem_to_reg (mem_to_reg),
.alu_op (alu_op),
.jump (nhảy),
.bne (bne),
.frog (ếch),
.mem_read (mem_read),
.mem_write (mem_write),
.alu_src (alu_src),
.reg_write (reg_write)
);
endmodule

Bộ hướng dẫn

Các tập lệnh RISC V được thảo luận dưới đây.

Các phép tính toán học

Các phép toán số học RISC V được liệt kê bên dưới.

Hoạt động logic

Các phép toán logic RISC V được liệt kê bên dưới.

Hoạt động tải / lưu trữ

Các hoạt động tải / lưu trữ RISC V được liệt kê bên dưới.

Hoạt động phân nhánh

Các hoạt động phân nhánh RISC V được liệt kê bên dưới.

Thuận lợi

Các lợi thế của RISC Bộ xử lý V bao gồm những điều sau đây.

• Bằng cách sử dụng RISCV, chúng tôi có thể tiết kiệm thời gian phát triển, phát triển phần mềm, xác minh, v.v.
• Bộ xử lý này có nhiều ưu điểm như tính đơn giản, tính mở, tính mô-đun, thiết kế gọn gàng và khả năng mở rộng.
• Điều này được hỗ trợ bởi một số trình biên dịch ngôn ngữ như GCC (Bộ sưu tập trình biên dịch GNU), trình biên dịch phần mềm miễn phí & thông qua Hệ điều hành Linux .
• Điều này có thể được sử dụng bởi các công ty một cách tự do do không có tiền bản quyền, không có phí cấp phép và không có ràng buộc kết nối.
• Bộ xử lý RISC-V không bao gồm bất kỳ tính năng mới hoặc cải tiến nào vì nó chỉ tuân theo các nguyên tắc đã thiết lập của RISC.
• Tương tự như một số ISA khác, đặc điểm kỹ thuật của bộ xử lý này chỉ đơn giản xác định các mức tập lệnh khác nhau. Vì vậy, điều này chứa các biến thể 32 & 64-bit cũng như các phần mở rộng để hỗ trợ cho các lệnh dấu phẩy động.
• Đây là những ứng dụng miễn phí, đơn giản, mô-đun, ổn định, v.v.

Nhược điểm

Các nhược điểm của bộ xử lý RISC V bao gồm những điều sau đây.

• Các lệnh phức tạp thường được các trình biên dịch & lập trình sử dụng.
• O / p của RISC có thể thay đổi dựa trên mã khi các lệnh tiếp theo trong vòng lặp phụ thuộc vào lệnh trước đó để thực thi.
• Các bộ xử lý này cần lưu nhanh nhiều lệnh khác nhau, điều này đòi hỏi một bộ nhớ đệm lớn để đáp ứng lệnh một cách kịp thời.
• Các tính năng, khả năng và lợi ích hoàn chỉnh của RISC chủ yếu phụ thuộc vào kiến ​​trúc.

Các ứng dụng

Các các ứng dụng của RISC V bộ xử lý bao gồm những điều sau đây.

• RISC-V được sử dụng trong các hệ thống nhúng, trí tuệ nhân tạo và máy học.
• Các bộ xử lý này được sử dụng trong các ứng dụng hệ thống nhúng dựa trên hiệu suất cao.
• Bộ xử lý này thích hợp để sử dụng trong một số lĩnh vực cụ thể như tính toán biên, ứng dụng AI và lưu trữ.
• RISC-V rất quan trọng vì nó cho phép các nhà sản xuất thiết bị nhỏ hơn thiết kế phần cứng mà không phải trả tiền.
• Bộ xử lý này chỉ đơn giản là cho phép các nhà nghiên cứu và nhà phát triển thiết kế cũng như nghiên cứu với ISA hoặc kiến ​​trúc tập lệnh có sẵn miễn phí.
• Các ứng dụng của RISC V bao gồm từ bộ vi điều khiển nhúng nhỏ đến máy tính để bàn & siêu máy tính bao gồm cả bộ xử lý vectơ.

Vì vậy, đây là tổng quan về Bộ xử lý RISC V - kiến ​​trúc, làm việc với các ứng dụng. Đây là một câu hỏi dành cho bạn, bộ xử lý CISC là gì?